1. 簡介

通過之前的文章的描述，我們知道摩爾定律可能還會發展8-10年，我們預計晶體管密度將遵循Gordon Moore繪制的路徑。但是由于無法降低電源電壓，固定功率下的節點到節點性能改進（稱為Dennard縮放）已經放緩。世界各地的研究人員正在尋找彌補這種速度下降并進一步提高芯片性能的方法。由于改善了功率分配，預期上述掩埋的電源軌將在系統級別提供性能提升。此外，業內著眼于將應力整合到納米片和叉片裝置中，并致力于提高線中線（MOL）的接觸電阻。更進一步，由于n器件和p器件可以獨立優化，因此順序CFET器件將為合并高遷移率材料提供靈活性。 

2. 怎么提高性能

溝道中的2D材料（例如二硫化鎢（WS 2））有望提高性能，因為它們可實現比Si或SiGe更大的柵極長度定標。一種有前景的基于2D的設備架構涉及多個堆疊的薄片，每個薄片都被柵堆疊包圍并從側面接觸。仿真表明，這些器件在以1nm節點或更高為目標的按比例縮放的尺寸上可以勝過納米片。雙層WS 2的雙柵晶體管已經證明了在300mm晶圓上的柵極長度可降至17nm。為了進一步改善這些器件的驅動電流，我們強烈致力于改善溝道的生長質量，摻入摻雜劑并改善這些新型材料的接觸電阻。我們試圖通過將物理特性（例如生長質量）與電特性相關聯來加快這些設備的學習周期。

3. 其他因素

除了FEOL，BEOL中的路由擁塞和RC延遲已經成為提高性能的重要瓶頸（圖3）。為了提高通孔電阻，我們正在研究使用Ru或Mo的混合金屬化工藝。我們期望半鑲嵌金屬化模塊可以同時提高蕞緊密間距金屬層的電阻和電容。半大馬士革將允許我們通過直接構圖來增加金屬線的縱橫比（以降低電阻），并使用氣隙作為線之間的電介質（以控制電容的增加）。同時，我們屏蔽了多種替代導體，如二元合金，以替代銅，以進一步降低線路電阻。

圖1  BEOL路線圖上的視圖