1.引言

       我們都知道芯片的制造過程將會面臨很多問題，像我們之前討論過的光刻和掩模版的制作的問題，還有接下來要討論的物理、化學、材料、電介質和原子層的問題。

2. 物理和化學方面的挑戰

除了光刻方面的挑戰外，精細的圖案本身對小顆粒的損壞也很敏感，并容易受到結構完整性的困擾。毛細作用會導致清潔步驟中的圖案塌陷，而曾經可以忽略的細小的缺陷和污染物現在可以立即或在部署后破壞芯片。要以非常小的圖案以高寬比超過10：1的方式沉積膠片，則需要極其保形的工藝才能獲得足夠的覆蓋率。

3. 材料方面

隨著芯片尺寸的縮小，連接芯片上晶體管的導線需要電阻率較低的新型冶金材料，以避免信號延遲并提高可靠性。長期以來，銅一直是互連布線的手選金屬，但是工程師已開始探索電阻較小的材料，例如鈷，鉬和釕，以蕞小的布線尺寸替代銅。這些材料的前體以及用于沉積這些膜的工藝仍不成熟，在準備進行大批量生產之前還需要進一步開發。越來越多的沉積前體是固體，從固態衍生出氣體的挑戰需要專門的處理和輸送設備。

圖1  半導體芯片材料

4. 電介質

隨著晶體管變得越來越小，柵極絕緣體的厚度也必須縮小，以使足夠的電流密度通過溝道。幾十年來，二氧化硅（SiO 2）是手選的柵極氧化物材料。但是，隨著柵極電介質尺寸的減小，它們在厚度小于1.2 nm時變得“漏氣”。電子隧穿導致不可接受的電流泄漏水平，這增加了功耗并降低了可靠性。通過使用具有較高介電常數的材料，絕緣體的厚度可以增加到足以防止電子隧穿它，并且仍具有足夠的滲透性，以使柵極電場穿透溝道以導通晶體管。解決此難題的方法是用高k材料（例如ha和鋯基氧化物（HfO 2和ZrO 2））代替二氧化硅柵極電介質。這些材料在控制泄漏的同時增加了柵極電容。 

圖2  芯片中的電介質

5. 原子層工藝

具有高長寬比（HAR）的小幾何形狀如果不被后續層的沉積所破壞，則需要極端的保形性。原子層沉積（ALD）是實現這種程度的保形性的有效方法。該過程在多個循環中的每個循環中都會沉積材料的幾個原子層。這可以實現高水平的控制，并實現近乎完美的膠片保形性。在某些情況下，可以對工藝進行設計，以允許在一種類型的材料上選擇性沉積膜，而不能在另一種材料上選擇性沉積膜，從而實現更大的工藝控制。類似地，去除小型HAR結構上的薄膜通常需要可在原子級尺寸上控制的蝕刻工藝。

圖3  原子層工藝

       以上的幾個因素，不管是物理化學，還是材料、電介質，以及原子層沉積，都將對芯片的質量產生巨大的影響，是需要在加工制造的過程中特別注意的問題。